|
Arabic
Bengali
Chinese
English
French
German
Hebrew
Hindi
Italian
Japanese
Korean
Malay
Polish
Portuguese
Spanish
Turkish
Ukrainian
Vietnamese
ENCYKLOPEDIA RADIOELEKTRONIKI I INŻYNIERII ELEKTRYCZNEJ Nowoczesne selektory kanałów telewizyjnych z syntezą częstotliwości. Encyklopedia elektroniki radiowej i elektrotechniki
Encyklopedia radioelektroniki i elektrotechniki / Telewizja Selektory, których zasada działania opiera się na syntezie częstotliwościowej, nazywane są selektorami PLL („Phase Locked Loop”). Te selektory są również nazywane cyfrowymi, ponieważ są kontrolowane przez procesor telewizora za pośrednictwem dwuprzewodowej dwukierunkowej cyfrowej magistrali I2C. Synteza częstotliwości znacznie zwiększa dokładność dostrojenia do stacji telewizyjnej, upraszcza obsługę telewizora, zachowując przy tym możliwość ręcznej regulacji w celu uzyskania optymalnej jakości obrazu [1 - 4]. Zanim przejdziemy do opisu selektorów, wyjaśnijmy niektóre terminy i konwencje stosowane w odniesieniu do selektorów PLL. Przepływ informacji na magistrali cyfrowej I2C może być przesyłany w dwóch kierunkach: od procesora do procesora. Gdy jest kierowany z procesora do selektora (na przykład komendy ustawiania), ten tryb nazywa się WRITE. Zwrotna transmisja strumienia informacji (z selektora) odpowiada trybowi READ, który jest ustawiany, gdy selektor w pewnym momencie informuje procesor o swoim stanie lub potwierdza ustawiony wcześniej (na żądanie procesora). Nie wszystkie selektory PLL mają ten tryb. Stosowana jest następująca notacja: AS (Adress Select) - magistrala adresowa: SDA - szeregowa magistrala danych; SCL (Select Clock) - szyna synchronizacji, impulsy zegara; LW - napięcie zasilania syntezatora (+5 V); ADC to pięciopoziomowy ADC wbudowany w syntezator i pozwala sterować dodatkowym urządzeniem za pomocą selektora. w tabeli. 1 - 3 przedstawiono najważniejsze informacje o selektorach PLL produkowanych przez JSC „SELTEKA” (Kowno, Litwa) [5] oraz ich odpowiednikach – dostępnych nowoczesnych selektorach firm zagranicznych (modele krajowe niestety nie zostały jeszcze wprowadzone do masowej produkcji ) . Inne ogólne informacje o nich i parametrach zostały opublikowane w [1]. Przypomnijmy, że wszystkie z nich to wielofalowe modele zjednoczenia Europy. Wejście antenowe - typu IEC (SNIR), wyjście IF - symetryczne. w tabeli. 2 i 3 Un - napięcie strojenia; pin 1 jest najbliżej wejścia anteny. Do selektorów KS-H-132. KS-H-134 ma tylko 11 pinów. W tych selektorach napięcie zasilania wynosi +5 V i nie przewidziano specjalnego wyjścia na napięcie UPLL, ale jest zacisk do napięcia strojenia (0,5 ... 28 V) - wyjście UH, co ułatwia sterowanie selektory i umożliwia ręczną regulację.
Najprostszym modelem jest KS-N-62. Szybkość strojenia, począwszy od częstotliwości 132 MHz w podpasmie A, 356 MHz w podpasmie B i 678 MHz w podpasmie C, zmienia się (w zależności od oprogramowania) w następujący sposób. kompensacji nieliniowości zależności pojemności żylaków od napięcia strojenia. W selektorze KS-H-64 prędkość strojenia jest również zmieniana programowo. Sam program jest „zaszyty na stałe” w procesorze. KS-H-92 to bardziej zaawansowany i wyrafinowany selektor. Prędkość strojenia jest zmniejszana (nieznacznie - nieznacznie) w pobliżu stacji telewizyjnej, aby zredukować resztkowe rozstrojenie. W tabelach podano parametry zmodernizowanej (stan na koniec 1998 roku) wersji selektora KS-H-92, w której w miejsce syntezatora firmy MOTOROLA zainstalowano układ TSA5522M firmy PHILIPS. Ta opcja stała się analogiem selektora TEMIC 3402RNS. Selektor KS-H-92L jest wariantem KS-H-92 z rozszerzonym wejściem antenowym (32.2 mm). Selektor KS-H-132 ma podobną funkcjonalność, ale przy niskim napięciu zasilania. Najnowszy jak dotąd selektor nosi nazwę KS-H-134 (opracowany w 1998 r.). Zmienił granice podzakresów odbieranych częstotliwości: A - z kanału naziemnego 1 na kanał kablowy SK6 (47 ... 158 MHz). B - od SK7 do SK37 (158 ... 438 MHz); C - od SK38 do 69. kanału (438 ... 862 MHz). Wprowadzono tryb testowy, a zmiana prędkości strojenia następuje automatycznie. Gdy pętla systemu PLL jest zamknięta (w paśmie przechwytywania kanału), prędkość strojenia jest przełączana, aw przypadku braku fiksacji, zapewniona jest zmiana prędkości wstecznej. Włączenie/wyłączenie programowe funkcji prędkości strojenia umożliwia przełączenie na strojenie ręczne. na ryc. 1 przedstawia schemat blokowy selektora PLL (na przykładzie KS-H-92). Składa się z trzech identycznych kanałów do ekstrakcji sygnału, wzmocnienia i konwersji. Każdy kanał jest przeznaczony do pracy tylko w jednym podpasmie (A, B lub C). Rozważmy budowę jednego z kanałów, na przykład dla podpasma A.
Sygnał radiowy z wejścia antenowego jest wybierany przez obwód wejściowy, który działa jak filtr pasmowoprzepustowy (Pm). i przechodzi do wzmacniacza częstotliwości radiowej (URCh). zmontowany na tranzystorze polowym. Obciążeniem URC jest filtr środkowoprzepustowy (PF). Obwód wejściowy i filtr pasmowoprzepustowy są dostrojone przez warikapy. Wzmocniony sygnał jest podawany do układu DA1, który zawiera trzy oddzielne miksery zbalansowanego lokalnego oscylatora (S/G). Kontury lokalnych oscylatorów są również odbudowywane przez warikapy. Sygnał IF jest selekcjonowany przez filtr pasmowoprzepustowy (PLF) i po etapie dopasowania trafia na zaciski wyjściowe selektora (wyjście IF). Lokalny sygnał oscylatora przez przełącznik (Comm) jest podawany do układu syntezatora częstotliwości DA2. na ryc. Na rysunku 2 przedstawiono fragment schematu blokowego syntezatora, który zawiera przykładowy oscylator (OG) o częstotliwości Fo, pierwszy programowalny dzielnik (PD1) o współczynniku podziału K oraz drugi programowalny dzielnik (PD2) o współczynniku podziału N , detektor częstotliwościowo-fazowy (PD) oraz aktywny filtr niskich częstotliwości, który pełni funkcję integratora (I). Ten ostatni nie jest częścią mikroukładu, ale pracuje w pętli PLL i realizuje zmianę prędkości strojenia. Częstotliwość sygnału odniesienia jest stabilizowana rezonatorem kwarcowym 4 MHz.
Dzielnik PD1 jest tak zaprojektowany, że jego współczynnik podziału K jest ustalany przez procesor w ścisłej zgodności z ustawionym krokiem strojenia zgodnie z tabelą. 4.
Jak pracuje syntezator w pierścieniu układu impulsowego PLL, gdy częstotliwość lokalnego oscylatora zmienia się z Fg1 na częstotliwość Fg2, a Fg2>Fg1? Aby wejścia detektora częstotliwościowo-fazowego miały sygnały o tej samej częstotliwości porównawczej (Fcp). częstotliwość wyjściowa lokalnego oscylatora musi spełniać stosunek Fo / K = Fg / N. Zmiana współczynnika podziału N na jednostkę prowadzi do odpowiedniej zmiany częstotliwości F o minimalny krok siatki częstotliwości lokalnego oscylatora. W pierwszej chwili po zwiększeniu N częstotliwość sygnału na wyjściu programowalnego dzielnika PD2 będzie mniejsza od Fcp i detektor fazowo-częstotliwościowy zacznie generować impulsy korekcyjne, które integrator przetwarza na podwyższone napięcie sterujące (Uypr). Napięcie to jest dostarczane do lokalnych warikapów oscylatora (a także do obwodu wejściowego i filtra środkowoprzepustowego w każdym kanale selektora). Częstotliwość lokalnego oscylatora będzie rosła, aż wartości częstotliwości na obu wejściach detektora częstotliwościowo-fazowego będą równe. W rezultacie osiągnięta różnica faz (resztkowe rozstrojenie) będzie utrzymywana na stałym poziomie. Dlatego zmieniając współczynnik podziału N, selektor częstotliwości jest dostrojony. Ponadto każdej wartości kroku strojenia odpowiada pewna wartość częstotliwości porównawczej (tabela 4). Łatwo zauważyć, że szybkość strojenia zależy od parametrów integratora. Zatem pięciokrotny wzrost prądu wejściowego integratora powoduje znaczny wzrost prędkości strojenia. Ta metoda sterowania nazywa się PUMPING (pompa ładująca). Należy jednak pamiętać, że szybkość strojenia jest ograniczona warunkiem stabilności, jak w każdym systemie automatycznego sterowania. w tabeli. 4 podaje również wartości współczynnika D, niezbędnego do wyznaczenia współczynnika podziału N. Do obliczenia jego wartości należy posłużyć się stosunkiem N = D (Fgn + Fpch, gdzie Fg jest częstotliwością lokalnego oscylatora dla sygnału obrazu, Fpch jest obrazem JEŻELI W ujęciu binarnym, aby ustawić współczynniki programowania, liczba N ma postać: N=16384 N14+8192 N13+4096 N12+ 2048 N11+1024 N10+512 N9+256 N8+ 128 N7+64 N6+32 N5-4 6 N4+8 N3+ 4 N2+2.N 1+N0, gdzie N14 - N0 to bity informacji, które przyjmują wartość 0 lub 1. I na koniec należy porozmawiać o protokole wymiany sygnału pomiędzy selektorem PLL a mikroprocesorowym układem sterującym w różnych trybach. W trybie WRITE protokół wymiany składa się z pięciu bajtów po osiem bitów: jeden bajt adresu, dwa bajty dzielnika programowego PD2 i dwa bajty kontrolne. Na końcu każdego bajtu selektor musi wysłać specjalny sygnał ACK (Acknowledge), potwierdzający poprawność odebranych informacji. Ogólnie protokół wymiany w tym trybie przedstawiono w tabeli. 5. Należy pamiętać, że ten sam bit w bajtach kontrolnych dla różnych modeli selektorów ma różne oznaczenia. Na przykład bit P14 to 5I dla selektora KS-H-62, bit T14 dla KS-H-64 i CP dla pozostałych. Dlatego w tabelach takie bity są oznaczone literą P (PORT) z numerem seryjnym, a oznaczenia dla konkretnego selektora można podać w nawiasach. Wartości bitów. oznaczone X w tabelach nie służą do kontroli.
Bit adresu R/W (odczyt/zapis) przełącza selektor w tryb READ lub WRITE. Gdy R/W=0, ustawiony jest tryb WRITE. Dla selektorów bez trybu READ jest to jedyny stan. MA1 i MA0 to bity do wyboru wymaganego adresu, jeśli telewizor zawiera kilka selektorów (na przykład drugi selektor dla urządzenia „Picture in Picture”). Zmianę adresu uzyskuje się poprzez zmianę napięcia na pinie AS zgodnie z tabelą. 6. W przypadku korzystania z jednego selektora w telewizorze, MA1=0 i MA0=1 lub wyjście AS pozostaje wolne.
Bity N14-N0 (patrz tabela 5) ustalają współczynnik podziału programowalnego dzielnika PD2, jak już wspomniano powyżej. Bit P14, o którym już wspomniano, jest bitem pompy. Dla selektora KS-H-62, przy P14(51) równym 1, prędkość strojenia od pewnych częstotliwości w każdym podpasmie wzrasta. W przypadku innych selektorów ta sama wartość bitu P14 (T14, CP) zapewnia szybsze strojenie. W selektorze KS-H-134 bity P13 - P11 (T2 - T0) sterują włączaniem i wyłączaniem trybów testowania wewnętrznego i automatycznego pompowania zgodnie z tabelą. 7.
W selektorze KS-H-64 bity P11 (T11) i P10 (T10) sterują programowalnym dzielnikiem PD1 zgodnie z tabelą. 8.
W pozostałych selektorach bity P10 (RSA) i P9 (RSB) służą do sterowania tym dzielnikiem zgodnie z tabelą. 9, a bity P13 i P12 powinny mieć wartość 0, a bit P11 powinien mieć wartość 1. Ponieważ selektor KS-H-62 jest wykonywany z jednym krokiem strojenia (62,5 kHz), to dla niego bity P11, P10 i P9 są sobie równe na 1. Bit P8 ma wartość 0 dla wszystkich selektorów bez wyjątku.
Przełączanie podpasm koncentruje się w ostatnim bajcie kontrolnym. Ponadto liczba wykorzystywanych bitów może wynosić od trzech do pięciu (pozostałe bity nie są wykorzystywane). Dla selektora KS-H-62 jest to w tabeli P7 - P10. 64, dla KS-H-0 - РЗ (ВЗ) - Р0 (В11) w tabeli. jedenaście.
Dla KS-H-134 (Tabela 12), KS-H-92 i KS-H-132 (Tabela 13) należy użyć trzech najmniej znaczących bitów P2 (BS2) - P0 (BS0).
W trybie READ protokół wymiany składa się z bajtu adresu i bajtu stanu. Bit R/w w bajcie adresu musi być równy 1. Nie ma innych zmian w tym bajcie (patrz tabele 5, 14).
Bajt stanu dla selektorów KS-H-92. KS-H-132. KS-H-134 przedstawiono w tabeli. 14. Bit POR (Power On Reset) sygnalizuje włączenie zasilania selektora. Bit POR ma wartość 1, gdy zasilanie jest włączone. Bit FL (In lock Flag) - sygnał o działaniu układu PLL. Gdy bit FL wynosi 1, pierścień PLL jest zamknięty. Bit ACPS (flaga Automatic Charge Pump Switch) informuje o działaniu automatycznego urządzenia przełączającego PUMP w wybieraku KS-H-134. Bit ACPS jest aktywny w stanie 0. Bity A0-A2 to sygnały wyjściowe pięciostopniowego przetwornika ADC (ADC). Dla selektorów z trybem READING (patrz tabela 14) parametry przetwornika ADC oraz kombinacje poziomów A0-A2 są takie same i przedstawiono je w tabeli. 15. ADC pozwala np. na sterowanie selektorem poprzez magistralę trójprzewodową (standard amerykański).
Jeszcze kilka słów o procesorach sterujących. Jest ich całkiem sporo. Różnią się one między sobą wypełnianiem wewnętrznej pamięci ROM („oprogramowaniem układowym”). Do selektorów KS-H-92. KS-H-132 najlepiej pasuje do procesora PCA84C640-30 firmy PHIUPS. literatura
Autor: A.Burkovsky, St. Petersburg
Sztuczna skóra do emulacji dotyku
15.04.2024 Żwirek dla kota Petgugu Global
15.04.2024 Atrakcyjność troskliwych mężczyzn
14.04.2024
▪ Opracowano mrozoodporną odmianę kiwi ▪ Sen REM rozgrzewa mózg i chroni przed hipotermią ▪ Dron transportowy DJI FlyCart 30 ▪ Roboty ze sztuczną inteligencją mogą zastąpić dziennikarzy ▪ Amerykańskie samoloty szturmowe napędzane alkoholem
▪ sekcji witryny Elektronika użytkowa. Wybór artykułów ▪ artykuł Girolamo Savonaroli. Słynne aforyzmy ▪ artykuł Czy amerykańskie jedzenie jest zdrowe? Szczegółowa odpowiedź ▪ Artykuł szwajcarski. Standardowe instrukcje dotyczące ochrony pracy
Strona główna | biblioteka | Artykuły | Mapa stony | Recenzje witryn
www.diagram.com.ua |
Zobacz inne artykuły Sekcja 
Najnowsze wiadomości o nauce i technologii, nowa elektronika:
Wszystkie języki tej strony